Влияние шероховатости границы на вариативность ВАХ кремневых полевых GAA нанотранзисторов

Обложка

Цитировать

Полный текст

Открытый доступ Открытый доступ
Доступ закрыт Доступ предоставлен
Доступ закрыт Только для подписчиков

Аннотация

Влияние различных источников вариативности на производительность транзисторов возрастает по мере перехода к трехмерным архитектурам, причем неравномерность границы рабочей области транзистора является одним из основных факторов, способствующих этому увеличению. В данной работе исследуется вариативность ключевых параметров кремниевых полевых GAA нанотранзисторов с нелегированной цилиндрической рабочей областью с различными длинами рабочей области от 25 до 10 нм для демонстрации влияния масштабирования. Флуктуации характеристик анализируются для двух значений длины корреляции 10 нм и 20 нм и диапазона среднеквадратичных значений отклонений границы в диапазоне от 0.4 до 0.85 нм. Для исследуемых ключевых параметров – пороговое напряжение, токи Ion и Ioff значения стандартного отклонения для транзисторных структур с разной длиной канала отличаются примерно в 2 раза. При этом закономерности вариативности ключевых параметров имеют функционально отличающийся характер. Следствием этого является немасштабируемость методов оптимизации влияния вариативности из-за эффекта неравномерности границы.

Полный текст

Доступ закрыт

Об авторах

Н. В. Масальский

Национальный исследовательский центр “Курчатовский институт”

Автор, ответственный за переписку.
Email: volkov@niisi.ras.ru
Россия, Москва

Список литературы

  1. International Roadmap for Devices and Systems: More Moore, IRDS // Piscataway, NJ, USA, 2021.
  2. Li M., Yeo K.H., Suk S.D., Yeoh Y.Y., Kim D.W., Chung T.Y., Oh K.S., Lee W.S. Sub-10 nm gate-all-around CMOS nanowire transistors on bulk Si substrate // In Proceedings of the IEEE Symposium on VLSI Technology (VLSI), Kyoto, Japan, 15–17 June 2009; pp. 94–95.
  3. Kim D.W., Yeo K., Suk S.D., Li M., Yeoh Y.Y., Sohn D.K., Chung C. Fabrication and electrical characteristics of self-aligned (SA) gate-all-around (GAA) Si nanowire MOSFETs (SNWFET) // In Proceedings of the IEEE International Conference on Integrated Circuit Design and Technology, Grenoble, France, 2–4 June 2010; pp. 63–66.
  4. Pan D.Z., Yu B., Gao J-R. Design for Manufacturing With Emerging Nanolithography // IEEE Trans. on Computer Aided Design of Integrated Circuits and Systems. 2013. V. 32. N10. Р. 1453–1472.
  5. Miakonkikh A.V., Tatarintsev A.A., Rogozhin A.E., Rudenko K.V. Technology for fabrication of sub-20 nm silicon planar nanowires array // Proc. SPIE10224, The International Society for Optical Engineering, 2016. art. no. 102241V (30 December 2016).
  6. Bansal A.K., Gupta C., Gupta A., Singh R., Hook T.B., Dixit A. 3-D LER and RDF matching performance of nanowire FETs in inversion, accumulation, and junctionless modes // IEEE Trans. Electron Devices. 2018. V. 65. P. 1246–1252.
  7. Espiñeira G., Nagy D., Indalecio G., García-Loureiro A.J., Kalna K., Seoane N. Impact of gate edge roughness variability on FinFET and gate-all-around nanowire FET // IEEE Electron Device Lett. 2019. V. 40. P. 510–513.
  8. Lee J., Park T., Ahn H., Kwak J., Moon T., Shin C. Prediction model for random variation in FinFET induced by line-edge-roughness (LER) // Electronics. 2012. V. 10. No. 4. P. 455–461.
  9. Tehranipoor M.M., Guin U., Forte D. Counterfeit Integrated Circuits: Detection and Avoidance // Springer, 2015.
  10. Nanoelectronics: Devices, Circuits and Systems // Editor by Brajesh Kumar Kaushik. Elsevier. 2018.
  11. Nagy D., Espiñeira G., Indalecio G., García-Loureiro A.J., Kalna K., Seoane N. Benchmarking of FinFET, nanosheet, and nanowire FET architectures for future technology nodes // IEEE Access. 2020. V. 8. P. 53196–53202.
  12. Масальский Н.В. Моделирование ВАХ ультратонких КНИ КМОП нанотранзисторов с полностью охватывающим затвором // Микроэлектроника. 2021. Т. 60. № 6. Р. 387–393.
  13. Yoon J.S., Lee S., Yun H., Baek R.H. Digital/Analog performance optimization of vertical nanowire FETs using machine learning // IEEE Access. 2021. V. 9. P. 29071–29077.
  14. Lee S., Yoon J.-S., Lee J., Jeong J., Yun H., Lim J., Lee S., Baek R.-H. Novel modeling approach to analyze threshold voltage variability in short gate-length (15–22 nm) nanowire FETs with various channel diameters // Nanomaterials. 2022. V. 12. No. 10. Art. 1721.
  15. Elmessary M.A., Nagy D., Aldegunde M., Seoane N., Indalecio G., Lindberg J., Dettmer W., Perić D., García-Loureiro A.J., Kalna K. Scaling/LER Study of Si GAA Nanowire FET using 3D Finite Element Monte Carlo Simulations // Solid-State Electronics. 2017. V. 128. P. 17–24.
  16. Donetti L., Sampedro C., Ruiz F.G. Multi-Subband Ensemble Monte Carlo simulations of scaled GAA MOSFETs // Solid-State Electronics. 2018. V. 143. P. 49–55.
  17. Waldrop M.M. The chips are down for Moore’s law // Nature. 2016. V. 530. No. 7589. P. 144–151.
  18. Sung W.-L., Li Y. Statistical prediction of nano sized-metal-grain induced threshold-voltage variability for 3D vertically stacked silicon gate-all-around nanowire n-MOSFETs // J. Electron. Mater. 2020. V. 49. No. 11. P. 6865–6871.
  19. Kim S.D., Wada H., Woo J.C.S. TCAD-based statistical analysis and modeling of gate line-edge roughness effect on nanoscale MOS transistor performance and scaling // IEEE Trans. Semiconductor Manufacturing. 2004. V. 17. No. 2. P. 192–200.
  20. Lee S., Yoon J.S., Jeong J., Lee J., Baek R.H. Observation of mobility and velocity behaviors in ultra-scaled LG = 15 nm silicon nanowire field-effect transistors with different channel diameters // Solid-State Electron. 2020. V. 164. Art. 107740.
  21. Fernandez J.G., Seoane N., Comesaña E., García-Loureiro A. Pelgrom-based predictive model to estimate metal grain granularity and line edge roughness in advanced multigate MOSFETs // IEEE Journal of the Electron Devices Society. 2022. V. 10. P. 953–959.
  22. Giannatou E., Papavieros G., Constantoudis V., Papageorgiou H., Gogolides E. Deep learning denoising of SEM images towards noise-reduced LER measurements // Microelectron. Eng., 2019. V. 216. Art. 111051.
  23. Lorusso G.F., Inoue O., Ohashi T., Sanchez E.A., Constantoudis V., Koshihara S. Line width roughness accuracy analysis during pattern transfer in self-aligned quadruple patterning process // Proc. SPIE9778, Metrology, Inspection, and Process Control for Microlithography XXX, 97780V (18 March 2016).
  24. Kumar S., Goel E., Singh K., Singh B., Kumar M., Jit S. A compact 2D analytical model for electrical characteristics of double-gate tunnel field-effect transistors with a SiO2/high-k stacked gate-oxide structure // IEEE Trans. Electron Devices. 2016. V. 63. P. 3291–3330.
  25. Medina Bailon C., Sadi T., Nedjalkov M., Lee J., Berrada S., Carrillo-Nunez H., Georgiev V.P., Selberherr S., Asenov A. Impact of the effective mass on the mobility in Si nanowire transistors // International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), Austin, TX, 24–26 Sept 2018. P. 297–300.
  26. Tomar G., Barwari A. Fundamental of electronic devices and circuits. Springer, 2019.
  27. Yu S., Won S.M., Baac H.W., Son D., Shin C. Quantitative evaluation of line-edge roughness in various FinFET structures: Bayesian neural network with automatic model selection // IEEE Access. 2022. V. 10. P. 26340–26346.
  28. Masal’skii N.V. Simulation of silicon field-effect conical GAA nanotransistors with a stacked SiO2/HfO2 subgate dielectric // Russian Microelectronics. 2024. V. 53. No. 3. P. 237–244.
  29. Nanowires – Recent Progress. Editor by Peng X. IntechOpen, 2021.

Дополнительные файлы

Доп. файлы
Действие
1. JATS XML
Скачать
2. Рис. 1. Схемы вариативности рабочей области полевого GAA нанотранзистора из-за механизма LER. Исходная форма рабочей области отражена серым прямоугольником за рисунками. 1 – исток, 2 – сток, 3 – рабочая область, Lg – длина рабочей области

Скачать (64KB)
Метаданные
3. Рис. 2. Зависимость σ (Uth) от ∆ при Λ = 20 нм и 10 нм, где две нижних – Lg = 25 нм и две верхних Lg = 10.2 нм. В обоих семействах верхняя кривая Λ = 20 нм, нижняя Λ = 10 нм при Uds = 0.05 В во всех случаях

Скачать (115KB)
Метаданные
4. Рис. 3. Зависимость σUth / Lg от ∆ при Uds = 0.05 В и Λ = 20 нм, где 1 – Lg = 25 нм, 2 – Lg = 10.2 нм

Скачать (90KB)
Метаданные
5. Рис. 4. Зависимость коэффициента корреляции (КК) пороговых напряжений при высоком смещении стока по сравнению с пороговыми напряжениями при низком смещении стока от ∆, где 1 – Lg = 25 нм и Λ = 20 нм, 2 – Lg = 25 нм и Λ = 10 нм, 3 – Lg = 10.2 нм и Λ = 20 нм, 4 – Lg = 10.2 и Λ = 10 нм. На вставке диаграмма рассеяния Uth при разных Uds

Скачать (146KB)
Метаданные
6. Рис. 5. Зависимость σ (log(Ioff)) от ∆ при Λ = 20 нм и 10 нм, где две нижних – Lg = 25 нм и две верхних Lg = 10.2 нм. В обоих семействах верхняя кривая Λ = 20 нм, нижняя Λ = 10 нм

Скачать (136KB)
Метаданные
7. Рис. 6. Зависимость стандартного отклонения тока Ion (σIon (мкА/мкм) от ∆ (нм) для транзисторов Lg = 10.2 нм (две верхние) и 25 нм (две нижние) и Λ = 20 (верхняя в обеих группах) и 10 нм (нижняя в обеих группах)

Скачать (139KB)
Метаданные
8. Рис. 7. Пространственная чувствительность тока Ioff двух прототипов к типу деформации по ширине, и со смещением, при низком и высоком напряжении Uds. 1 – Lg = 25 нм, искривление, Uds = 10 мВ; 2 – Lg = 25 нм, утолщение, Uds = 10 мВ; 3 – Lg = 25 нм, искривление, Uds = 1.0 В; 4 – Lg = 25 нм, утолщение, Uds = 1.0 В; 5 – Lg = 10 нм, искривление, Uds = 0.6 В; 6 – Lg = 10 нм, утолщение, Uds = 0.6 В

Скачать (141KB)
Метаданные
9. Рис. 8. Пространственная чувствительность тока Ion двух прототипов к типу деформации по ширине, и со смещением, где 1 – Lg = 25 нм, утолщение; 2 – Lg = 25 нм, искривление; 3 – Lg = 10 нм, утолщение; 4 – Lg = 10 нм, искривление

Скачать (136KB)
Метаданные

© Российская академия наук, 2025